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Ingeniero de Integridad de Potencia Sénior

Híbrido en Barcelona·Añadida hace 1 mes (comprobada el 3 nov)

Semidynamics

41 ofertas abiertas

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Nuestro resumen

Modalidad: Híbrido, Barcelona
Inglés: Obligatorio
Experiencia: 8+ años

Habilidades

Esta oferta se escribió originalmente en inglés.

Requisitos

Qué buscan

Más de 8 años en integridad de potencia para sistemas digitales de alta velocidad, incluyendo trabajo de PDN a nivel de encapsulado
Experiencia práctica con herramientas de extracción y simulación de PDN: Ansys SIwave/HFSS, Cadence Sigrity/Clarity o equivalentes
Experiencia real con IR en DC, impedancia objetivo, droop transitorio y optimización de decap en un carril de alta corriente
Conocimiento práctico de los modelos de potencia del chip y de cómo aplicar perfiles de corriente de carga de trabajo
Capacidad para leer un stackup de sustrato de encapsulado y un mapa de bumps, y razonar sobre el comportamiento de planos, vías y cavidades
Scripting en Python para automatización y post-procesamiento

Se valorará

Codiseño de PDN en 2.5D, interposer, chiplet o sustratos avanzados
Correlación de la medición de impedancia de la PDN con la telemetría de margen o droop en el die
Cosimulación electrotérmica con el equipo térmico
Familiaridad con plataformas OCP a escala de rack y arquitecturas de entrega de alta corriente
Flujos de ingeniería automatizados o asistidos por IA: PyAEDT, scikit-rf o similares

Salario y beneficios

Qué ofrecen

Paquete retributivo competitivo.

El puesto

Serás el responsable de la red de distribución de potencia (PDN) desde la salida del regulador de voltaje hasta el bump del chip: impedancia, caída de IR (IR drop), droop y desacoplo a través del encapsulado y la placa. Puesto de IC Senior: serás el responsable de los valores de la PDN sobre los que diseñan los equipos de entrega de potencia, integridad de señal (SI) y encapsulado.

Qué harás

Diseño y cierre de la PDN para un encapsulado de acelerador de IA multi-die
Análisis de IR en DC, impedancia en AC, droop transitorio y análisis electrotérmico a través del die, el encapsulado y la placa
Estrategia de desacoplo y optimización en los niveles de die, encapsulado y placa
Identificación y mitigación de la antirresonancia encapsulado-placa
Traducción del ruido de la PDN a jitter, integrada de nuevo en el presupuesto de SI
Análisis y cierre: Construir y cerrar el análisis de IR en DC, electrotérmico, impedancia en AC y PDN transitoria desde la salida del VR hasta el bump del die, pasando por el encapsulado. Establecer la impedancia objetivo por carril y asegurar que el diseño la cumpla.
Modelos de potencia del chip: Trabajar con CPM y perfiles de corriente de carga de trabajo para dimensionar el desacoplo en die, encapsulado y placa, y para predecir el droop en las tres escalas temporales de droop.
Resonancia y mitigación: Identificar la antirresonancia encapsulado-placa y el comportamiento de la cavidad, e impulsar los cambios en planos, vías y decap que lo mitiguen.
Acoplamiento de SI: Traducir el ruido de la PDN en jitter a través de la sensibilidad de la alimentación del PHY, y reintegrar el resultado en el presupuesto del canal.
Proveedores y validación: Impulsar los requisitos de CPM y modelos con los proveedores de IP, PHY y encapsulado. Correlacionar con la medición de impedancia de la PDN y la telemetría de droop en el die, y apoyar el bring-up y la depuración de potencia.

Cómo trabajarás

4 días a la semana en la oficina de Barcelona (centro de la ciudad), 1 día de teletrabajo.
1 semana de trabajo desde cualquier lugar del mundo.

Sobre Semidynamics

Sector: Tecnología

En sus propias palabras

Sobre la empresa y el equipo

Trabaja para una de las scale-ups de semiconductores deep-tech más prometedoras de Europa.
Trayectoria de desarrollo acelerada.
Un entorno colaborativo, técnico y orientado al crecimiento que valora la responsabilidad directa y el pensamiento claro.

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