Líder de RTL para SoC

• Trabajar en una de las scale-ups de semiconductores deep-tech más prometedoras de Europa

• Trayectoria de desarrollo acelerada, con margen para crecer en computación confidencial, aislamiento de memoria y seguridad de software

• Paquete competitivo

• Un entorno colaborativo, técnico y orientado al crecimiento que valora la responsabilidad directa y el pensamiento claro

Buscamos un SoC Top RTL Lead para hacerse responsable del RTL de nivel superior de nuestros SoC de alto rendimiento. Liderarás la integración de todos los subsistemas en el top del SoC, definirás la arquitectura de reloj, reset, potencia e IO, e impulsarás el diseño desde la especificación hasta el tape-out.

Este es un rol de liderazgo técnico práctico. Escribirás y revisarás el RTL tú mismo mientras guías a un equipo de ingenieros, y actuarás como el principal punto de contacto para el diseño de nivel superior en arquitectura, verificación y diseño físico.

• Hacerte responsable del RTL de nivel superior del SoC y liderar la integración de clusters de CPU, subsistemas e IP de terceros en el top del SoC.

• Liderar y mentorizar a un equipo de ingenieros de RTL: planificar, priorizar y revisar su trabajo, y establecer estándares de diseño y mejores prácticas.

• Definir e implementar la arquitectura de reset del SoC, incluyendo dominios de reset, secuenciación y sincronización.

• Definir e implementar la arquitectura de reloj del SoC, incluyendo topologías de reloj, generación y distribución de reloj a través del chip.

• Diseñar la infraestructura de potencia para múltiples dominios de potencia, incluyendo estrategias de aislamiento y secuenciación de encendido (power-on sequencing).

• Planificar la distribución de señales a través del SoC, abordando la propagación de retardo y la integridad de la señal.

• Definir y gestionar las interfaces del chip con el mundo exterior: pads, IOs y celdas tecnológicas de bajo nivel como buffers tri-state, incluyendo consideraciones de protección ESD.

• Hacerte responsable del cierre de lint, CDC y RDC a nivel de top del SoC e impulsar la definición de la intención de potencia UPF.

• Actuar como interfaz técnica con los equipos de arquitectura, verificación, DFT y diseño físico, impulsando el SoC hasta el tape-out.

• 4 días a la semana en la oficina de Barcelona (centro de la ciudad), 1 día trabajando desde casa

• 1 semana de trabajo desde cualquier parte del mundo