Líder de Verificación Formal

• Paquete competitivo.

Como responsable de verificación formal estática, desempeñarás un papel clave para garantizar la corrección funcional y la integridad de la intención de bajo consumo (low-power intent) a lo largo del ciclo de vida del diseño. Serás responsable de la comprobación de equivalencia con y sin UPF, asegurando una convergencia fluida entre las etapas de RTL, síntesis y diseño físico para diseños jerárquicos.

Responsabilidades clave

• Realizar comprobaciones de equivalencia RTL-to-Gate y Gate-to-Gate utilizando herramientas como Synopsys

Formality

• Depurar fallos de LEC, incluyendo problemas derivados de clock gating, retención, aislamiento y level
  shifters
• Garantizar la convergencia de LEC a través de los ciclos de síntesis, place-and-route y ECO
• Trabajar estrechamente con los equipos de RTL, Síntesis, DFT y Diseño Físico para resolver discrepancias
  de diseño
• Gestionar la validación de ECO y asegurar el cierre de equivalencia tras los cambios de diseño
• Desarrollar scripts de automatización y mejorar la metodología para el sign-off de LEC

Habilidades técnicas

• Grado o Máster en Ingeniería Eléctrica/Electrónica o disciplina relacionada
• Más de 7 años de experiencia en Verificación Formal/LEC
• Sólida experiencia en herramientas como Synopsys Formality/VC LP
• Comprensión de los conceptos de diseño de bajo consumo (UPF)
• Experiencia con síntesis, optimización de netlists y depuración de equivalencia
• Dominio de lenguajes de scripting como TCL, Python o Perl
• Experiencia con flujos de LEC a nivel de subsistema jerárquico

• 4 días a la semana en la oficina de Barcelona (centro de la ciudad), 1 día de teletrabajo.
• 1 semana de trabajo desde cualquier lugar del mundo.